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shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
ddc
- 随着数模转换器硬件的快速发展和DSP处理能力及处理速度的逐步提高，软件无线电技术在商用和军用无线电通信领域也越来越显示出其强大的吸引力。本文研究的高速中频采样和数字下变频技术是目前蓬勃发展的软件无线电领域的两项关键技术。-As advances in technology provide increasingly faster and less expensive digital hardware, more of the traditionally analog functions of a
BasicRSA_latest.tar
- RSA ( Rivest Shamir Adleman )is crypthograph system that used to give a secret information and digital signature . Its security based on Integer Factorization Problem (IFP). RSA uses an asymetric key. RSA was created by Rivest, Shamir, and Adleman i
digital_lock
- Verilog code for digital combinational lock //BCAC – Unlock sequence //wrong sequence –alaram goes on and goes off only after pressin another 4 wrong buttons. //once the lock is open ,we can close the lock by pressin any key //From any state
RS(204.188)design
- RS(204,188)译码器说明 原文件： rs_decoder.v（顶层文件）, SyndromeCalc.v（计算伴随式）, BM_KES.v（BM求解关键方程）, Forney.v（Forney算法求误差样值）, CheinSearch.v（搜索错误位置）,ff_mul.v（有限域乘法）。 ROM及初始化文件： rom_inv.v（求逆运算）, rom_power.v（求幂运算）； rom_inv.mif（ROM初始化文件）, rom_po
rsa
- 用VHDL求rsa加密系统的密钥D（辗转相除法）-Using VHDL for rsa key encryption system D（Division algorithm）
keyboardcontroller_latest.tar
- 这是一个非常小而简单的模块，它通过一个键xy矩阵扫描，并产生一种“快照”的 位的代表在扫描采样的按键开关状态。 有在模块的内存，使输出保持不变的扫描过程中，并同步更新。 把钥匙是连续取样，但向上的按键开关存储器存储的所有数据，直到最后输出 “快照”的生产。 该模块是Verilog的参数，并与小矩阵式键盘推荐使用。据 在实际测试硬件。-This is a ve
key
- 基于fpga的4*4键盘扫描verilog程序-du to fpga 4*4 keyscan verilog
Visio-schemat_blokowy_niezawodno____
- ps2 keyboard verilog source code, to support the ascii code. scan code output, the expansion of key output, press and release the information output
AES_verilog
- AES 128bit数据,128bit密钥加解密的verilog语言实现-AES 128bit data, 128bit key encryption and decryption of the verilog language implementation
verilog
- 设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一次，key是持续一个时钟周期的高电平脉冲 （2）秒表输出用0－59的整数表示 （3）key： （A）按一下key，开始计数； （B）第一个运动员到终点时第二下key，记住时间，继续计数； （C）二个运动员到时按第三下key，停止计数； （D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值； （E）按第五下key，秒表清0。 -Design
T1_SW_PB
- 这个程序是用来测试拨码开关与按键开关的， 当按下按键开关时，相应的led会点亮， 同理打开拨码开关相应的led也会点亮-This procedure is used to test the DIP switch and key switch, key switch, when pressed, the corresponding led will light, compassion to open DIP switch corresponding led will light up
xiaodou2
- 基于脉冲边缘检测的按键消抖模块verilog-Key consumer shake module verilog
key
- 用verilog写的按键消抖程序，经过验证的·····环境是ISE-Written with key debounce verilog program, proven environment is ISE
key
- 该代码使用VERILOG编写，用于实现4 x 4的键盘扫描。-The code is written using the VERILOG, used to implement the 4 x 4 keyboard scan.
lock-and-lcd
- 基于博创实验箱UP-CUP-FPGA2C35-Ⅱ和Verilog HDL硬件描述语言，分为按键输入模块、LED指示灯模块及LCD显示模块，采用按键BTN1、BTN2作为输入端输入四位密码与事先设定的密码进行匹配，由D1、D2、D3、D4四盏LED灯来指示输入密码的位数。开机时，LCD显示“HELLO! WELCOME!Enter the code:当”，密码输入正确时，LED灯D7亮，同时在实验箱LCD显示屏上显示字符串“Good! Well done!you are right!!!”，当密码
44key-pad
- 用verilog hdl语言实现4*4键盘扫描的小程序-With the verilog hdl language 4* 4 keyboard scan applet
OFDM_retiming
- 基于Verilog的OFDM时钟恢复模块，在做全数字OFDM的时候是关键模块，可以在FPGA上实现。-Verilog-OFDM-based clock recovery module, doing all-digital OFDM time is the key module can be implemented on the FPGA.
verilog-to-led
- 利用verilog语言实现按键实现数码管子的显示，非常适合初学者来学习这个硬件语言。-Using verilog language key for the digital tube display, is ideal for beginners to learn the hardware language.
Verilog
- 基于Quartus II 9.0 (32-Bit)的Verilog语言时钟程序，五个独立按键分别可调十分秒的加减和确定，此程序通过硬件调试成功。-Based on Quartus II 9.0 (32-Bit) of the Verilog language, clock, five independent second key addition and subtraction, respectively, is adjustable and determined the success of